臺積電2nm救不了SRAM：芯片面積30%被它吃掉

1990年，Hennessy和Patterson在《計算機體系結構：量化方法》里畫了一張圖。他們早就看出內存會成為處理器的瓶頸——容量和速度兩頭堵。三十五年過去，這張圖非但沒過時，反而成了預言。

當時硬件架構師們想了個辦法：用SRAM做緩存，背后接更大的片外DRAM。內存看起來變大了，速度卻慢了幾個數量級。這就是"內存墻"（memory wall）的由來——一堵越砌越高的墻，把算力和數據隔開。

SRAM的問題在于它不縮了。先進制程里，邏輯晶體管密度翻倍，SRAM單元卻原地踏步。每代新工藝，同樣容量的SRAM要占更多芯片面積。當芯片逼近光罩極限（reticle limit），設計師被迫把更多數據趕到片外，而那片外內存慢得像是另一個時代。

AI時代讓這事徹底暴露。大模型的訪存模式和傳統計算完全不同——不是順序讀，是隨機爆沖。訓練時參數權重塞不進片上緩存，推理時KV-Cache像氣球一樣膨脹。SRAM不夠快，AI芯片就只能干等；SRAM不夠大，HBM再寬也喂不飽計算單元。

臺積電在2nm節點上押注納米片（nanosheet）晶體管，聲稱SRAM密度有改善。但公開數據稀缺，歷史經驗也不樂觀——過去宣傳的數字，量產時往往要打折扣。即便按臺積電給出的曲線，SRAM的縮放效率仍遠落后于邏輯部分。

行業不是沒有嘗試過替代方案。存算一體、近存計算、HBM堆疊、CXL擴展……每條路都在試圖繞過這堵墻。但SRAM的位置太核心了——它握著指令和數據，是處理器能直接對話的唯一內存。換掉它，等于重寫整個計算范式。

「性能不是被計算限制的，」Eliyan的工程師說，「是被內存訪問限制的。」這話放在1990年是對的，放在2025年依然成立。區別只是墻更高了，翻墻的代價更貴了。

芯片設計師現在面臨一個殘酷算術：繼續堆SRAM，面積和成本爆炸；砍掉SRAM，性能斷崖下跌。中間地帶越來越窄。當3nm、2nm的流片費用以億美元計時，這個選擇題沒有容錯空間。

下一代AI芯片的規格書里，算力數字會繼續攀升。但真正決定用戶體驗的，可能是那個很少被提及的指標——片上SRAM容量，以及它能不能撐到數據被用完之前。

如果2nm的SRAM縮放再次不及預期，行業會集體轉向片外方案嗎？還是會有人押注全新的存儲介質，把三十五年前的預言徹底推翻？