3D晶體管，新突破

三明治結(jié)構(gòu)逆襲！DGIST攻克3D半導體核心難題。

韓國大邱慶北科學技術院電子電氣與計算機科學系張在恩教授與表高恩博士領銜的研究團隊，在全球范圍內(nèi)首次成功研發(fā)出“雙調(diào)控垂直堆疊晶體管”。該器件即使在二維納米級溝道結(jié)構(gòu)中，也能穩(wěn)定運行且無電流泄漏，為后摩爾時代半導體產(chǎn)業(yè)突破物理極限提供了關鍵技術支撐。當前，全球 AI、5G 通信、物聯(lián)網(wǎng)等新興技術的爆發(fā)式增長，對芯片的集成度、能效比和響應速度提出了前所未有的嚴苛要求，傳統(tǒng)平面晶體管及 FinFET 架構(gòu)已逐漸逼近物理性能天花板，3D 堆疊技術成為行業(yè)公認的下一代核心發(fā)展方向，此次 DGIST 的研究成果恰好精準擊中了產(chǎn)業(yè)升級的核心痛點。

近年來，半導體行業(yè)遵循“摩爾定律” 持續(xù)推進制程微縮，追求在有限芯片空間內(nèi)集成更多晶體管，但這一發(fā)展路徑已逐漸逼近物理極限與量子隧穿效應的雙重制約。當 CMOS 工藝演進至 3nm 及以下先進節(jié)點時，短溝道效應、柵極漏電、摻雜控制精度不足等問題日益凸顯，不僅導致器件性能提升放緩，還使芯片功耗和制造成本急劇增加。為突破這一瓶頸，將導電溝道垂直層疊的“垂直堆疊晶體管”憑借其超高集成潛力、靈活的柵長設計及空間利用率優(yōu)勢，被全球半導體企業(yè)和科研機構(gòu)視為下一代 3D 半導體最具可行性的技術方向。

然而，傳統(tǒng)垂直堆疊晶體管長期存在一個致命缺陷：受限于單一柵極或非對稱電極結(jié)構(gòu)，柵極電信號無法均勻穿透至溝道內(nèi)部，導致溝道長度縮短到納米級別時，極易出現(xiàn)電流泄漏、開關特性退化或器件工作不穩(wěn)定等問題，這一技術瓶頸嚴重制約了3D 堆疊半導體的商業(yè)化落地進程。

為徹底解決傳統(tǒng)垂直堆疊晶體管的核心痛點，DGIST 研究團隊經(jīng)過長期技術攻關，創(chuàng)新性地提出了“雙調(diào)控結(jié)構(gòu)”設計方案：在溝道上方和下方分別設置兩個功能互補的柵極，通過協(xié)同作用實現(xiàn)對溝道電流的精準控制。這一設計顛覆了傳統(tǒng)垂直晶體管的單柵極控制模式，使電流以“三明治式”形態(tài)在上下電極與溝道之間流通，上下電極隔著溝道相對分布，形成全方位、無死角的柵極控制場，從根本上解決了信號傳遞不均的問題。

在具體技術實現(xiàn)層面，研究團隊采用了多項創(chuàng)新設計：首先，在下電極上精準制作微型開孔結(jié)構(gòu)，使柵極電信號能夠穿透電極層，更深入地傳遞至溝道內(nèi)部，確保溝道全域都能受到均勻的電場調(diào)控；其次，上電極選用了新型二維材料石墨烯，利用其超高導電性、優(yōu)異的柵控特性和原子級平整的表面形貌，實現(xiàn)對電流的高精度、快速響應控制，這一材料選擇與普渡大學、麻省理工學院等機構(gòu)在2D 半導體器件領域的前沿研究形成技術呼應，印證了石墨烯在先進晶體管中的應用潛力；同時，團隊在器件易發(fā)生漏電的界面區(qū)域?qū)ｉT集成了高性能阻擋層，通過材料選型與結(jié)構(gòu)優(yōu)化，從根本上切斷了無效功耗的漏電通路，構(gòu)建起穩(wěn)定可靠的器件工作架構(gòu)。

經(jīng)過系統(tǒng)的測試驗證，該團隊研發(fā)的“雙調(diào)控垂直堆疊晶體管” 展現(xiàn)出多項行業(yè)領先的性能指標：其一，成功實現(xiàn)了納米級超薄平面導電層，其厚度遠小于人類發(fā)絲直徑，達到二維材料器件的先進水平，為器件的高密度堆疊奠定了基礎；其二，漏電流控制能力突出，可將斷電狀態(tài)下的微小漏電流抑制到10?12 安培的極低水平，這一數(shù)值較傳統(tǒng)垂直晶體管提升了 1-2 個數(shù)量級，有效降低了器件的靜態(tài)功耗，符合下一代低功耗電子設備的發(fā)展需求；其三，開關特性優(yōu)異，開關狀態(tài)區(qū)分清晰，開關比達到工業(yè)應用標準，為邏輯器件的穩(wěn)定工作提供了核心保障；其四，低電壓適應性強，即使在低供電電壓下也能輸出足夠的驅(qū)動電流，進一步降低了器件運行功耗；其五，環(huán)境適應性好，在光照、高低溫循環(huán)、長時間連續(xù)運行等嚴苛條件下仍能保持穩(wěn)定工作，展現(xiàn)出良好的工業(yè)應用潛力和可靠性。

尤為值得關注的是，該技術在制造工藝上具備顯著的產(chǎn)業(yè)化優(yōu)勢——無需昂貴的超高精度對準工藝與高溫制程。傳統(tǒng) 3D 堆疊器件往往依賴復雜的超精密光刻對準技術和高溫退火工藝，不僅大幅增加了生產(chǎn)成本，還降低了生產(chǎn)良率，限制了其大規(guī)模應用。而 DGIST 研發(fā)的這一技術路徑，通過結(jié)構(gòu)創(chuàng)新簡化了制造流程，降低了對設備精度和工藝條件的要求，在大面積、多層堆疊結(jié)構(gòu)的規(guī)模化生產(chǎn)中具備獨特競爭力，為高集成度 3D 半導體的低成本制造提供了可行方案，有望加速相關產(chǎn)品的商業(yè)化落地進程。

從應用前景來看，該技術的突破將產(chǎn)生廣泛而深遠的產(chǎn)業(yè)影響，未來有望在多個工業(yè)領域?qū)崿F(xiàn)重大技術突破：在高集成度3D 半導體領域，可助力芯片設計企業(yè)實現(xiàn)更高密度的晶體管集成，滿足 AI 芯片、高性能計算（HPC）芯片對集成度和算力的極致需求，為大模型訓練、量子計算等算力密集型應用提供硬件支撐；在下一代低功耗邏輯器件領域，其優(yōu)異的漏電流控制能力和低電壓工作特性，可有效延長智能手機、筆記本電腦、物聯(lián)網(wǎng)終端等移動設備的續(xù)航時間，推動消費電子設備向更輕薄、長續(xù)航方向發(fā)展；在存儲技術領域，有望與 3D NAND、MRAM 等新型存儲技術結(jié)合，研發(fā)出兼具高速讀寫、高可靠性和低功耗特性的存儲器件，解決存儲與計算之間的性能鴻溝，推動 “存算一體” 架構(gòu)的發(fā)展；在柔性電子領域，其溫和的制造工藝與穩(wěn)定的工作特性，完美適配了柔性基底的加工要求，為可穿戴設備、柔性顯示屏、柔性傳感器等新興產(chǎn)品的技術升級提供核心支持，拓展半導體技術的應用邊界。

DGIST 電子電氣與計算機科學系張在恩教授表示：“本研究提出了全新的雙柵極設計方案，可讓納米級溝道實現(xiàn)穩(wěn)定工作。該技術突破了傳統(tǒng)垂直晶體管的核心局限，有望成為加速下一代低功耗、高集成度 3D 半導體時代到來的關鍵解決方案。” 這一評價得到了行業(yè)專家的廣泛認同，業(yè)內(nèi)普遍認為，該研究為 3D 堆疊半導體技術提供了新的設計思路和技術路徑，其創(chuàng)新的雙調(diào)控結(jié)構(gòu)和簡化的制造工藝，可能會推動整個半導體行業(yè)的技術路線調(diào)整，引發(fā)相關領域的研發(fā)熱潮。

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